Dělička 74192 zapojení? (přesunuto)

Zpráva

jova1 · #76 Příspěvek od **jova1** » 01 črc 2019, 22:40

Děkuji za typ, koukal jsem na to a na výstupu je signál násoben 4x. Ještě to promyslím, musel bych ho dělit 2mi, pak by to bylo použitelné. Možná by v tom případě vyšlo jednodušeji zapojení s obvodem LS7084.

danhard · #77 Příspěvek od **danhard** » 02 črc 2019, 17:23

Ano, je to stejný způsob, jen je to úplný kvadraturní dekodér.

To co jsem dával pro mod 2x bylo upravené specielně pro jova1.

xa1 := xa0;
xa1.clk = clk;

xa2 := xa1;
xa2.clk = clk;

je vzorkování kanálu A dvěma 7474 za sebou

step = xa1 & !xa2
# !xa1 & xa2;

je XOR z výstupů 74 - jedna 86

dir = xa2 & !xb0
# !xa2 & xb0;

je XOR z kombinace kanálu A a B, druhá 86, počítá se s tím, že při hraně kanálu A se kanál B nemění.

ještě si udělám třetí 86 a signál /dir, stačí vzít do vstupu negaci xa2 ze 74.

A za tím dvě 7400, kde udělám step nand dir = /upclk
a step nand /dir = /dnclk.

Toť vše.

1x 7474
3/4 7486
1/2 7400

mod 2x

výstupy

step, dir, /upclk, /dnclk

ps. a potřebuje to zdroj vhodných hodin, aby byly asi 4x rychlejší než maximální rychlost inkrementu.

jova1 · #78 Příspěvek od **jova1** » 02 črc 2019, 19:30

Prosím vás, je tu někdo, kdo by mi ty danhardovy symboly převedl do grafické podoby? Od něj se toho zřejmě nedočkám a pro mě je to stále nepochopitelné

danhard · #79 Příspěvek od **danhard** » 02 črc 2019, 20:14

Obrázky se sem přímo blbě malujou.
Musíš se víc snažit

lesana87 · #80 Příspěvek od **lesana87** » 02 črc 2019, 21:26

Asi nějak tak, XA0 a XB0 jsou výstupy z inkrementálu, CLK jsou hodiny aspoň 4x rychlejší.

danhard · #81 Příspěvek od **danhard** » 02 črc 2019, 21:32

Lesana mi rozumí

Teď to jenom vyzkoušet.
HC-čka musí mít ošetřené nevyužité vstupy !

S procesorama se to dá dělat taky tak, že jsou tam dva čítače, jeden počítá UP kroky a druhý DN, pozice je rozdíl těch čítačů.

lesana87 · #82 Příspěvek od **lesana87** » 02 črc 2019, 21:37

Nojo dědku, nakreslila jsem jen to důležité, že má R a S těch 7474 zapojit na +Vcc a někam zapojit ty nepoužitý hradla si snad už domyslí. Mohl jsi to nakreslit líp.

Nebo mu můžeš poslat ten naprogramovanej GAL.

danhard · #83 Příspěvek od **danhard** » 02 črc 2019, 21:42

Ty soubory byly zdrojovej program do GALů

Tahal jsem to ze starejch projektů.

jova1 · #84 Příspěvek od **jova1** » 02 črc 2019, 21:58

Lesano děkuji, kdyby jsi potřebovala někdy nějaké kolečko, tak dej vědět

danhard · #85 Příspěvek od **danhard** » 02 črc 2019, 22:07

A jova si to může spojit s tím textem

lesana87 · #86 Příspěvek od **lesana87** » 02 črc 2019, 22:10

No, zrovna minulý víkend jsem v Narexce řetězovej pile očesala jedno kolo s vnitřním a vnějším ozubením. Tak když ho neseženu, dostaneš bojovej úkol.

danhard · #87 Příspěvek od **danhard** » 02 črc 2019, 22:13

Brutální Lesana, Nikita je měkejš :lol:

jova1 · #88 Příspěvek od **jova1** » 02 črc 2019, 22:28

Tak to spíše něco takového, ale vnitřní ozubení ještě neumím

danhard · #89 Příspěvek od **danhard** » 03 črc 2019, 08:14

Ještě jedna poznámka.
Signál dir je platný jen po dobu signálu step.
Pokud by tam měl být trvale pro další řízení, tak je ho zapotřebí zapamatovat v další 74, hodiny jsou step.

Napálit dekodér do GALu je praktické.
Nebo to dát celé do malého CPLD, XC9536XL by mělo stačit.

danhard · #90 Příspěvek od **danhard** » 04 črc 2019, 09:29

lesana87 píše:Nojo dědku, nakreslila jsem jen to důležité, že má R a S těch 7474 zapojit na +Vcc a někam zapojit ty nepoužitý hradla si snad už domyslí.

To si tak úplně nemyslím.
I v tom původním obvodu je to značně blbě.
Vstup ze snímače jde přes 1k na 100n filtr a 10k pullup.
S obvody LS74 tam bude ještě mizerná "0", ale s TTL74 tam už bude cosi mezi a to žene do hodinového vstupu !
To se nedivím, že je to citlivé na rušení.

Aby to bylo aspoň nějak korektní, tak na vstupech musí být symetricky omezující analogový filtr následovaný hradlem s hysterezí.

Na výstupu dostanu rychlou hranu, odfiltrované rušení a prely.