Diskuzní fórum Elektro Bastlírny

Zdravím, máme udělat čítač modulo 56, jak nastavím reset, když mám dva IO ?

Tuším, že někam nastavím 5 a někam 6, ale nevím přesně jak, zkoušel jsem to a vše se mi to buď zastavilo, nebo čítal jen jeden čítač,...

tušim že to bude chciet nejake OR a AND hradla. V čom to simuluješ ?

stavím na nepájivém poli

Potřebuješ jeden čtyřvstupej AND nebo dva dvouvstupý. Když na horní dekádě bude 5 (0101b) a na dolní 6 (0110b), aby se aktivovaly resety R(0).

Tak nějak.

Andreo, je ten levý obrázek O.K. ?
Filosi, jen pro upřesnění - zadání zní "dekadický" nebo "binární" čítač?

Co se ti na něm nezdá, mělo by to být totéž, uvnitř je reset brán jako R0(1) AND R0(2).
7490 je dekadický čítač.

Ach, promiň při pohledu na obrázky mě nějak seplo, že čísly v závorkách myslíš číslo int. obvodu. A ono to je číslo RESET vstupu na něm.

Jojo, jsou to dva resetovací vstupy jednoho čítače a jsou propojené s resetovacími vstupy toho druhého čítače, brala jsem značení podle datašítu.

Snad bych jen pro úplnost dodal, že pro uvedenou funkci (asynchronní nulování čítačů) stačí třívstupové hradlo AND (máme dva resetovací vstupy 7490 s funkcí AND).

Spíš bych, v případě čtyřvstupového hradla (a tudíž pěti disponibilních vstupů s funkcí AND), použil jeden vstup pro synchronizaci resetu s CLK, k eliminaci hazardních stavů.

A jak by se ta synchronizace provedla? Podle mě je tedy zbytečná, žádný hazard tam nehrozí, ale když už se to nakouslo.

Hazard by mohl nastat jen tehdy, kdyby rozdíl v rychlosti obou čítačů byl tak velký, že by se jeden resetoval dříve, než by stačil druhý zachytit resetovací signál do resetovacího RS, což je reálně vyloučené.

Přivedením CLK na volný vstup hradla by problém stejně neřešilo, protože 7490 klopí na náběžnou hranu hodin. Takže hradlo je pomocí CLK enablováno dříve, než začne vyhodnocovat stav 56 a CLK tak nic nesynchronizuje.

Tohle funguje pro čítač sestavený z JK obvodů, kdy se vzestupnou hranou přednastaví řídící KO a pak sestupnou klopí řízený KO a mění se výstupy. V tom okamžiku je hradlo již blokováno a reset se uvolní při následující vzestupné hraně.

mtajovsky píše:Přivedením CLK na volný vstup hradla by problém stejně neřešilo, protože 7490 klopí na náběžnou hranu hodin.

7490 klopí na sestupnou hranu hodin, takže CLK na volný vstup hradla (lépe na volný resetovací vstup obou 7490-tek) to řeší.

mtajovsky píše:Hazard by mohl nastat jen tehdy, kdyby rozdíl v rychlosti obou čítačů byl tak velký, že by se jeden resetoval dříve, než by stačil druhý zachytit resetovací signál do resetovacího RS, což je reálně vyloučené.

Než se změna zpropaguje z prvního (A) vstupu
- na první výstup A, trvá to 11..18 ns
- na první výstup D 24..50 ns
- na druhý výstup A 35..68 ns
- na druhý výstup C 57..100 (103) ns od sestupné hrany.
Já tam časoprostor pro hazardní stavy při přesýpání výstupů vidím obrovský. Ovšem musím Vám dát za pravdu v tom, že by neměly vyvolat falešný reset (tj. falešnou detekci dosažení stavu 56).
(časové údaje z katalogu Tesla, při 5V/25°C. Např. Fairchild uvádí pouze horní hranici).

Kdo nevěří, může si přečíst třeba tohle. Vyjímám:
7490 decade (0-9) ripple counter
7493 4-bit (0-15) ripple counter
These are ripple counters so beware that glitches may occur in any logic gate systems connected to their outputs due to the slight delay before the later counter outputs respond to a clock pulse.
The count advances as the clock input becomes low (on the falling-edge), this is indicated by the bar over the clock label. This is the usual clock behaviour of ripple counters and it means a counter output can directly drive the clock input of the next counter in a chain.

P.S. nespletl jste si to se 74192?

No připomíná mi to šťourání v exkrementech , jako v mnoha připomínkách tj , které nemají v praxi vliv , za skoro 40 let co se mrmlám , ať již samodomo, tak v profipoužitích , jsem při použití 93/90 synchronizaci nezažil . Námět je třeba toto http://s-o.webnode.cz/vykopavky/ , nebo vyhledat , sakra předevčírem jsem v tom listoval , jedna modrá konstrukčka kolem 80týho roku se aplikacemi TTLky polopaticky zabývá . Na obalu je fotka maníka před osciloskopem (pro rychlé hledání) . Máš tam postupně všechna zapojení od dělení 3mi až asi do 12ti . Je tam ošetření tlačítek, dekodéry atp . Tam by jsi se nejlépe naučil . Žádné zbytečné teoretické plky .

tomasjedno píše:7490 klopí na sestupnou hranu hodin, takže CLK na volný vstup hradla (lépe na volný resetovací vstup obou 7490-tek) to řeší.

Co to řeší? Dyť to nebude fungovat, když se tam objeví těch 56, tak budou hodiny v nule a nic se nezresetuje.
Ano, u asynchronního čítače se při inkrementaci objevují předchozí stavy, ale nikdy ne následující, takže nevidím důvod něco hradlovat hodinama.