Symetrická delička kmitočtu 1:5

[Andrea]

A co tam dát rovnou nějaké FPGAčko s PLL?

[frpr666]

RE: fpga.
Známe prosím nějaké FPGAčko s PLL s cenou méně než atxmega16A4 ?

[Andrea]

A známe nějaké AVR s PLL levnější než 74xx90 + 74xx86?

[ZdenekHQ]

Cena nehraje roli, ale :

Šlo by to nejakým jedným "švábom"?...

[frpr666]

Mě teď začlo vrtat hlavou, zda u zapojení s tou 74xx90 po vydělení 1:2 dostanu na QA střídu v poměru 50:50. Zkoušeli jste to někdo nasimulovat prosím ?
edit: tedy s ohledem jak vypadá těch 8MHz, které vstupují do vstupu CLKA

[EKKAR]

Jo, u 7490A je první stupeň klasická dělička dvěma se symetrickým výstupem = je to klopný obvod D.

[radekrd]

No nechci vám kazit radost, ale mám pocit, že z toho střída 1:1 nevyleze, bude to mít stále střídu 1:4. Protože na výstupu té "násobičky" budou vždy dva krátké pulzy následující za sebou po 1 taktu a pak čtyři takty mezera. Z toho ani to Dčko 1:1 nevytvoří.

[masar]

No nechci vám kazit radost...

Podařilo se

[Andrea]

Podařilo se

A já ti tak věřila.
No tak se ta násobička přesune na těch 20MHz.

[breta1]

Nějaký geniální koumák se zamyslel a vymyslel toto, výstup je vždy symetrický.
Myslím, že tam je ale malá chybička, u IO2a chybí spoj mezi Qnon a D, tak jsem to tam domaloval.

[termit256]

A co takhle 4059?

[lucky62]

4059 neprodukuje symetrický výstup 1:1.

z datasheetu:
... The output signal is a one clock-cycle
wide pulse and occurs at a rate equal to the input
frequency divided by n. ...

Naviac je to "kanón na vrabce"...

[lucky62]

Deličku je možné zrealizovať naprogramovanou statickou pamäťou 32x4bity.

Každá zmena vstupu spôsobí zmenu stavu výstupov.
Výstupy pamäti sú privedené na jej vstupy (4bity).
Piaty bit adresy je vstupný signál, ktorý potrebujeme vydeliť.
Zmenou vstupného signálu sa zmení adresa.
Na výstupe pamäti sa objaví naprogramovaná hodnota,
ktorá je privedená späť na vstupy pamäti.
Tým dôjde k ďalšej znene adresy, avšak pamäť na novej adrese generuje
rovnaký výstup, takže zostane v tomto stave až do ďalšej zmeny vstupu.
Pamäť zmení stav 4x za periódu (2x pri nábežnej hrane vstupu, 2x pri zostupnej).
Po 5 periódach vstupného signálu (20 stavoch) sa cyklus opakuje.
Pamäť je naprogramovaná tak, žepri zmene stavu sa mení vždy len jeden bit adresy,
aby nedochádzalo k nejednoznačnostiam pri prechodoch z jedného stavu do druhého.

4bitová hodnota - výstupy pamäti
0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 - výstup symetrického signálu
0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0
1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0

5 bitová adresa - vstupy pamäti
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0
0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 - horné štyri bity adresy
0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 sú pripojené k výstupom pamäti
0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0
1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 - piaty bit adresy = vstupný signál

Pri 20MHz je perióda 50ns - za ten čas musí zmeniť stav 4x.
Teda pamäť by mala mať odozvu okolo 10ns, aby to stíhala.

Myslím, že stará dobrá 74188 to stíhať nebude...
http://www.google.sk/url?sa=t&rct=j&q=7 ... uH8cXWA6-A

Poznáte niekto rýchlejšiu náhradu?

[Andrea]

Jseš si jistý, že to nebude generovat hazardy? Něco podobného jde udělat v GALu, ale asi by to házelo při jednom přechodu hazard (možná při víc).

[lucky62]

tá 74188 je priamo určená pre "generátory logických funkcií" (viď katalógový list) - takže by to fungovalo, ale na nižších frekvenciách.

Udávaná odozva tej pamäti je 50ns (max)..
Chcelo by to rýchlejšiu..