Prosím pomoct s Xilinx ISE

Zpráva

css · #1 Příspěvek od **css** » 27 dub 2017, 14:13

Leta jsem používal starou verzi (cca 11něco) ve Win XP. Před pár dny jsem do Win 7 64bit nainstaloval poslední verzi 14.7, mile překvapen hezčím vzhledem a širším výběrem prvků v knihovně jsem si podle zvyku namaloval schéma vnitřního zapojení (programování přímo ve vyšších jazycích neovládám), ale pak jsem tvrdě narazil!!

Byl jsem zvyklý v menu nalevo, že si funkcí Floorplan IO mohu přiřadit pinům jednotlivé I/O signály. Bohužel zde mi ale program vždy nabídne ve výpise Design object list - I/O Pins jen tři signály (C,D,Q) bez ohledu na to, kolik a jakých jich ve schématu je.

Bádám nad tím už třetí den, ze zoufalství jsem zkusil všechno možné, ale už fakt nevím.... Prosím, kde dělám chybu, HELP PLS :oops:

Děkuji předem.

#2 Příspěvek od **Zaky** » 27 dub 2017, 16:05

V Altera/Quartusu je potřeba nejdřív spustit Start Analysis & Synthesis, z toho prostředí zjistí, co je použito za I/O a zpřístupní je k přiřazení. Možná to bude nějak podobně.

css · #3 Příspěvek od **css** » 27 dub 2017, 19:39

zaky: Jj to delam vzdy, nejprve vsechny operace, ktere v seznamu predchazeji. Uz fakt nevim, co je spatne, u stare verze jsem tohle nikdy nezazil.

#4 Příspěvek od **Zaky** » 27 dub 2017, 20:45

Dost možná žádnou chybu neděláš a je to nějaká chyba prostředí. Zkusil jsem lehce zagooglit a chyb s floorplan io pre synthesis se zdá být reportováno dosti. Zkus si najít třeba na youtube nějaký tutorial, pokud najdeš něco, co by pasovalo na tvůj postup a podívej se, jak autor realizuje řešení. Ono to nějak půjde, ale jde o to přijít na to, jak :-)

kony2807 · #5 Příspěvek od **kony2807** » 27 dub 2017, 23:03

Co takhle sem dát celý projekt, nebo aspoň kompletní výpis ze syntézy?
Je možné, že se zoptimalizovala pryč většina logiky a zbyly jen tři signály.

css · #6 Příspěvek od **css** » 28 dub 2017, 07:57

Zaky, kony2807: V příloze posílám schéma projektu a výpis ze syntézy, pokud by někdo našel problém, budu fakt vděčný.

Zkusil jsem teď pokusně jen jednoduché schéma, 4bit latch, a tam vše proběhlo OK, syntéza, a ve Floorplane jsou zobrazené všechny I/O signály.

Fakt nevím, kde dělám chybu :cry:

díky za váš čas

#7 Příspěvek od **Zaky** » 28 dub 2017, 08:03

Zkus to "per partes", nakresli jen hradla první části, vyzkoušej, jestli vidí IO, přidej D, zkus znovu atd... Ať vidíš, kdy se to rozbije.

css · #8 Příspěvek od **css** » 28 dub 2017, 08:06

Jj už mě to taky napadlo, zrovna začínám :-)

Ale dík

css · #9 Příspěvek od **css** » 28 dub 2017, 08:28

Tak to vypadá na chybu systému, dokud jsou na schématu jen hradla, funguje to, jakmile přidám jakýkoliv flip-flop, nejde to

Zrovna tak to nefunguje s jakýmkoliv čítačem. Připadá mi, že má ISE nějaký problém s prvky, co mají hodinový vstup..

Což ovšem dělá z Xilinx ISE program úplně k ničemu, ach jo :cry:

Zrovna koukám, že na netu se řeší stejný problém už několik let, Xilinx sliboval nápravu od dalšího vydání, ale nakonec se na to vybodli. Paráda :cry:

začnu přemýšlet o CPLD od jiného výrobce (asi).

Habesan · #10 Příspěvek od **Habesan** » 28 dub 2017, 22:10

Někdy není od věci začít přemýšlet o nějakém tom HLD jazyku...

kony2807 · #11 Příspěvek od **kony2807** » 29 dub 2017, 09:53

XC95 CPLD (bez XL na konci) se už pěkných pár let nevyrábí, stejně tak vývoj ISE byl ukončen už před cca 4mi lety (což ale neznamená, že prostředí nefunguje). Návrh pomocí schématu je rarita, kterou dnes člověk potká snad už jen ve zastaralé literatuře - opravdu by nebylo od věci se naučit verilog nebo VHDL - zrovna PISO jsou tři řádky kódu.

Veškerá sekvenční i kombinatorická logika v CPLD by měla být synchronní na hlavní hodiny (mají určené vstupy na vybraných pinech), sám sem se na tomhle několikrát vydrbal. Bohužel jakým způsobem správně zanést ve schématu netuším. Nepotřebuje náhodou explicitně IBUFG na hodinách, IBUF na vstupních signálech a OBUF na výstupních? Běžně si I/O buffery přidává automaticky, ale někdy to hapruje - obzvlášť u hodin.

Doporučoval bych přečíst si manuál:
http://archive.eetasia.com/www.eetasia. ... S=DOWNLOAD

lesana87 · #12 Příspěvek od **lesana87** » 29 dub 2017, 10:49

kony2807 píše:Veškerá kombinatorická logika v CPLD by měla být synchronní na hlavní hodiny

To je trochu postavený na hlavu, nemyslíš?

kony2807 · #13 Příspěvek od **kony2807** » 29 dub 2017, 11:38

Samozřejmě pokud je to od vstupu k výstupu jen kombinatorika, je to jedno - v momentě kdy ale výstup daného výrazu prochází přes registr, zadělává si člověk na velké problémy s hazardními stavy.
Matně si pamatuju, že výstupní registr byl při zápisu ve verilogu pro každou makrocelu implicitní a pokud nebyly všechny výrazy zapsány pod hlavním syncrhonním blokem na hodiny, výstupy haprovaly. S CPLD už jsem ale dobré dva roky nedělal, takže za to ruku o ohně nedám.

http://www.xilinx.com/support/documenta ... app111.pdf
https://www.xilinx.com/support/document ... app112.pdf

Prolezeno letmo, vypadá to že výstupní registr makrocely je přemostitelný muxem - tak si nejsem jistý, jak to vlastně bylo.

lesana87 · #14 Příspěvek od **lesana87** » 29 dub 2017, 11:59

No když to jde přes registr, už to není kombinační logika. A protože CPLD umí kombinační logiku, tak musí jít výstupní registr makrobuňky vyřadit. A ani sekvenční logika nemusí být synchronní na globální hodiny, to by neměly makrobuňky možnost brát jako hodiny product term.