Změna strmosti hran log. signálu

[kulikus]

Log. signály z PIC na vstupy obvodů řady 4000 (analog multiplex, ADC, generátor sinu) ruší analogovou část ADC (referenční napětí).

Analog ground už je oddělená. Další krok je zmenšit strmost hran signálu RC členem a pořešit imped přizpůsobení na vstupech logiky.

Která z uvedených dvou variant bude mít větší vliv?

Na jaké časy jít s RC členem?
Clk generované PICem má 100kHz, ostatní jsou o řád pomalejší.

[Ivan_Ryger]

Žeby ešte filtrácia analógového napájania? Ak to už je, potom vyskúšajte ísť na 500ns=90%signálu. Hádam by to ešte veľmi neznetvorilo ten priebeh.

[forbidden]

Musí být zrovna RC člen, nestačil by digitální signál jen zatlumit odporem?

[kony2807]

- CLC filtr v napájení AD převodníku, nebo ideálně samostatné LDO a za ním CLC filtr s feritkem
- správné blokování napájení všech IO (posypat to náhodně 100n keramikami není to pravé ořechové)
- žádné zemní smyčky, propojení analogové a digitální země na desce v jednom bodě (pod datovými a napájeícími vodiči), nerozsekaná zemní plocha
- sériové rezistory v digitálních signálech v rozmezí 10-47 Ohm.
Taky bych pečlivě ověřil, jestli je zdrojem rušení opravdu PIC. V závislosti na typu mají některé MCU možnost zapnout slew-rate limiting výstupních pinů (omezená strmost hran pro potlačení rušení).
Tlumit datové linky RC článkem není dobrý nápad, zbytečně se budou zatěžovat budiče sběrnice, už tak stačí parazitní kapacity DPS.

[kulikus]

Jaké se volí hodnoty CLC? Tedy hlavně L. Je nějaké 'Rule of thumb'?

[kony2807]

Něco k přečtení zde.
A nebo pohledat aplikační poznámky u Analogu, TI a podobně.
Nějaké zažité pravidlo asi není, na něco konkrétního je zase příliš málo informací v úvodním příspěvku.

[kulikus]

Pěkné čtení. Dík.