Xilinx Virtex - zatižitelnost výstupů

Zpráva

kulikus · #1 Příspěvek od **kulikus** » 21 led 2021, 22:29

1.
Jak se chová výstup FPGA při přetížení OUT pinu o 20%?

Konkrétně výstup nastavený na 16 mA max. je zatížen odporem 166 ohmu (při 3,3V => 20 mA).
Vím, že výstup má i režim 24 mA, ale nemůžu nastavení 16 mA změnit.

2.
Doporučíte nějaký online VHDL simulátor?

Zmije · #2 Příspěvek od **Zmije** » 22 led 2021, 11:40

Přetěžovat výstupy nemůžu doporučit. Navrhový systém počítá zatížení pro konkrétní návrh. Zaleží to na rozmístění komponent na čipu z hlediska proudového zatížení sběrnic (vč. napájecích) a odvodu tepla. Je rozdíl když se použije jen jeden výstupní buffer, nebo několik vedle sebe. Krátkodobě to vydržet může, dlouhodobě spíš ne.

Našel jsem https://www.edaplayground.com nikdy jsem to nezkoušel ani nevím jak se s tím pracuje a co to umí. Je na tobě to prozkoumat a poreferovat.

kulikus · #3 Příspěvek od **kulikus** » 22 led 2021, 21:42

Zajímá mně, co nastaveni např. 16 mA Fast pro konkrétní IO výstup ovlivní. Fast bude mít vliv na délku hrany. A těch 16 mA? Bude výstup limitovat další zvyšování proudu při dosažení 16 mA?
Jde o krátkodobý režim, přibližně 30 sec při 30 MHz na 6ti výstupech.

Mahoney · #4 Příspěvek od **Mahoney** » 28 led 2021, 19:46

Prostě proč dát na výstup tranzistor, třeba BC5x6 za 1Kč, když můžu přetížit výstup na dražším švábu, že…