Řízení dvou SSR

[Cust]

No já nevím co si představuješ pod digitální blbinou. Proč tam nedat něco jako popisuje masar. Jen není jasné zadání. Jestli se to přepíná libovolně nebo jen jedním směrem... Mě hradla a zpožďovací linky neurážejí.

[TAKJAN]

Jo, ty hradla jsou OK.. Přepíná to podlahové topení pokud je baterka ftv dost nabitá. Ale jakou mám jistotu, že se třeba neprorazí tranzistory v cmos? Proti mým třem tranzistorům?

[TAKJAN]

Tohle mi vyvádí PC na bastlírně:

[masar]

O.T.
Nevidím žádný rozdíl:

[TAKJAN]

Pravda. Ale tohle řeším už delší dobu. Protože když jsem kliknul na zobrazit příspěvek, ukázalo to jinak než poté. Příště zkopíruju obojí.

[masar]

O.T.
Řeší se to tady každou chvíli, např. tady nebo tady
Prostě si vypni v nastavení prohlížeče "Automatický překlad".

[martinkopp]

Vyrábí se SSR přímo s touhle funkcí. Hledej pod názvy reversing SSR, interlock SSR apod. Osobně bych takto dvě SSR bez feedbacku vůbec neprovozoval. Pokud ti odejde triak tak většinou zůstane zkratovaný a pak naděláš víc škody než užitku.

[TAKJAN]

Máš pravdu. Ale vzhledem k tomu, že je to jištěno pojistkami 2A, nebojím se zas tak moc. Navíc to běhá cca 3 roky, ale s relé, jehož cvakání mne začalo štvát. Vzhledem k tomu jištění, nízké zátěži a dobrému chlazení bych se celkem vzato zas tak nebál. To zapojení s hradly je taky hezké, ale co třeba nějaké rušení od spínání stykačů?

[masar]

To bys musel vyzkoušet.
Poněkud jiné řešení (snad bezpečnější) je níže uvedené schema.

[martinkopp]

Máš pravdu. Ale vzhledem k tomu, že je to jištěno pojistkami 2A, nebojím se zas tak moc. Navíc to běhá cca 3 roky, ale s relé, jehož cvakání mne začalo štvát. Vzhledem k tomu jištění, nízké zátěži a dobrému chlazení bych se celkem vzato zas tak nebál. To zapojení s hradly je taky hezké, ale co třeba nějaké rušení od spínání stykačů?

Jako že pokud se nemá co stát ve stylu že si postíš fázi do měniče fve apod, asi to pojistka pořeší, ale stejně bych tam zpětnou vazbu a death time dal. Promysli taky co se stane když se ti triak prorazí s ty nebudeš mít 3fázový jstič apod.

[tomasjedno]

Poněkud jiné řešení (snad bezpečnější) je níže uvedené schema.

Deadtime 0,5 ms něco řeší?

[masar]

S R2=10kΩ je to jen cca 1.4ms, nikoliv 0.5ms, tak nevím, jak jsi to počítal. Ano, dead-time musí být >10ms, jak už bylo zmíněno.
R2=100kΩ by to měl řešit. Stejně tak i hodnota R2 v předchozím schematu s NANDy. Dead-time určuje v obou schematech časová konstanta R2C1. Ve schematu s OZ k tomu přistupuje ještě navržení děliče R3/R4/R5, který na trvání dead-time má významný vliv (podobnost s 555 není náhodná). Rozebírat to snad nemusím.
Slovem "bezpečnější" jsem měl na mysli to, že zapojení vylučuje možnost současného sepnutého stavu obou ssr.
Jistě by se našlo mnoho dalších způsobů řešení tohoto úkolu, nikomu nic nevnucuji.

[tomasjedno]

S R2=10kΩ je to jen cca 1.4ms, nikoliv 0.5ms, tak nevím, jak jsi to počítal.

Jednoduše.
V klidu je dolní komparátor v saturaci do +, dolní SSR buzené. Na invertujícím vstupu dolního komparátoru je 0 V.
V čase T připojíme na řídicí vstup +24 V, začne se nabíjet C1. V čase T+0,4 ms dosáhne jeho napětí 4 V [-2,2 ms x ln(20/24)=0,4 ms] a dolní komparátor začne překlápět a přestane budit dolní SSR.
V čase T+0,89 ms dosáhne napětí na C1 8 V [-2,2 ms x ln(16/24)=0,89 ms], začne klopit horní komparátor a budit horní SSR.
Deadtime tedy bude při přepínání z dolního na horní 0,89-04=0,49 ms. (V opačném směru to bude delší, 1,5 ms a kdyby se to ovládalo z 12 V, tak by to bylo v obou směrech 1,5 ms).

[TAKJAN]

Ještě o tom pouvažuju. Měnič má být zkratuvzdorný a fakt je, jak jsem nechtěně zkusil

[masar]

>tomasjedno: Máš recht, já jsem uvažoval při návrhu ovládání +12V/0V a tu D3 jsem dal až dodatečně. Dá se to řešit opět mnoha způsoby (např. 12V ZD na vstupu). Nicméně, absolutní délka dead-time nebyla předmětem návrhu a dá se nastavit téměř libovolně.